基于AES-GCM的电路架构、数据加解密方法及芯片

本发明提供一种基于AES‑GCM的电路架构、数据加解密方法及芯片，包括依次连接的数据计数模块、密钥流生成模块、加解密模块；数据计数模块对输入的明文或密文进行计数累加，以输出计数数据；密钥流生成模块包括多个并行的AES加密核心，AES加密核心根据计数数据生成密钥流；加解密模块利用密钥流，对明文进行加密以得到加密密文数据，或对密文进行解密以得到解密明文数据。通过在密钥流生成模块中设置多个并行的AES加密核心，使得多个AES加密核心能够并行生成密钥流，有效提高吞吐率；同时，由于多个AES加密核心共用同一数据计数模块和加解密模块，因此有效减小了电路架构的面积，解决了如何提供一种面积开销小且吞吐率高的基于AES‑GCM的电路架构的问题。