FPGA进位链单元的优化方法

本发明公开了一种FPGA进位链单元的优化方法，包括：从待优化的进位链的头部和/或尾部开始遍历每一个计算单元；确定每个计算单元中是否存在满足预设条件的元件，得到待优化的元件，预设条件包括以下中的至少一个：输入为常量、输出为常量、输入相同；从待优化的进位链中删除待优化的元件，并重构待优化的进位链的连接拓扑得到优化后的进位链。本发明通过删除并重构待优化的进位链的连接拓扑，来简化其中可以复用，或者逻辑计算过程可以省略的部分，从而减少进位链占用的FPGA芯片的资源数量；由于本发明不使用查找表对进位链进行优化，因此可以避免这种方法带来的延迟，在减少资源占用情况的同时保证计算效率。